veliog - 2 to 1 mux, 4 to 1 mux, parity check

3개의 2 to 1 mux (mux0, mux1, mux2) 로 이루어진 4 to 1 mux의 회로도

4 to 1 mux

 

veliog 구현

 

2 to 1 mux 

 

위의 회로를 veliog로 구현하면

 

 

input 신호 : S(signBit), d0, d1

output 신호 : z(Y)

 

 

4 to 1 mux

4 to 1 mux

 

2 to 1 mux의 veliog 파일을 사용하여 4 to 1 mux를 구현

1. wire [1:0] z - mux0, mux1의 output이 전해질 wire

2. 각 입력 신호와 signbit를 2 to 1 mux로 만든 mux0, mux1에 입력하여 output을 z에 저장

3. z를 통해 mux2로 전해질 신호들을 사용하여 o로 최종 output 받아옴

 

 

Parity check

 

input - clk, reset, X

output - P

 

1. count, i 를 초기화

2. x[7:0]의 입력 중, 1인 bit를 count하여 짝수면 P를 0 홀수면 1으로